SJ/T 11699-2018.Guidelines for design for testability of IP cores.
1范围
SJ/T 11699规定了IP核的可测试性设计约束和结构，对可测试性结构、测试包封及测试接口进行规定。
SJ/T 11699适用于对IP核进行可测试性设计、测试集成和IP核测试。
2术语和定义
下列术语和定义适用于几件
IP核intellctuiproperty (IP) core
经过验证、具备，定功能、可权复用的集成电路模块。IP核的形态可以事歌栏。硬核和固核。
2.2
IP核提供老. IP core pevider
在IP核文公周中创建和是供核的实体IP核的提供者 现供IP核的相关。，和服务，以此换取收益。
2.3
IP核便用中core LSc
在IP核文易的程中接收(P性的实体，I以的使用务完成护核的集成工作二1桂提供者相对应。
2.4
系统级芯片system on a chip (SoC)
系统级芯大5e只指在一块芯片上实现一个系统。一般的SoC芯片上集成有一个或几个处理器，还有大容量的内标、了我结构、外部设备、协处理器和I/O通道及其它P核。
2.5
测试图形test paste)
为实现在数字IP核集成进系时对P核的测试，测试图机一系列用于(IP核)芯片的测试的测试向量。
2.6
测试集成test integration
指将多个IP核的测试结构在SoC中进行集成的设计过程。
2.7
内建自测试(BIST) build -in slf-test(BIST)
在器件内部使用嵌入的测试结构来对嵌入逻辑和存储器进行测试向量施加以及对响应进行评估。
2.8
静态电流(IDDQ)测试quiescent current (IDDQ) test
当集成电路处于静态时，测量集成电路从电源抽取静态电流(IDDQ)的测试方法。在CMOS工艺中，当晶体管没有开关动作时，其从电源上抽取很小的电流。其也称为IDDQ测试。
SJ/T 11699-2018 IP核可测试性设计指南
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